Scopi

Scopo del modulo è fornire nozioni di base sull'architettura dei sistemi di elaborazione, analizzandone l'organizzazione interna e descrivendo i principi di funzionamento delle CPU, delle memorie e delle strutture di interconnessione e di ingresso/uscita.

Sono previste le seguenti precedenze di acquisto:

• Informatica II

Programma del corso

• Definizione di sistema di elaborazione delle informazioni
• Cenni sulle metodologie di progetto: livello gate, livello register, livello system
• I processori: funzionamento: ciclo di esecuzione delle istruzioni; architettura: Unità di Controllo (cablate e microprogrammate); i linguaggi assembler
• L'input/output: modalità di gestione (polling, interrupt, DMA)
• Le memorie: generalità, memorie a semiconduttore (ROM e RAM), memorie secondarie, cenni alle tecniche di memoria virtuale, cache, CAM
• Le comunicazioni: i bus, meccanismi di arbitraggio
• Cenni ai processori RISC e superscalari

Parte del corso può essere ricondotto alle videolezioni del corso del vecchio ordinamento di Calcolatori Elettronici I. In particolare:

• Livello logico:
  • algebra booleana e circuiti logici (lezione 2,3)
  • minimizzazione logica (lezione 4)
  • circuiti combinatori (lezione 5)
  • circuiti sequenziali (lezione 6,7,8)
• Livello RT:
  • moduli base (lezione 9,10)
  • il moltiplicatore (lezione 11)
• Architettura di una CPU:
  • schema base (lezione 12)
  • introduzione al linguaggio assembler (lezione 13)
  • architettura interna: ALU e unità di controllo (lezione 14)
  • interrupt (lezione 15)
  • insieme delle istruzioni (lezione 16)
  • architettura RISC e CISC (lezione 17)
  • unit&arave di controllo (lezioni 18,19,20)
  • microprogrammazione (lezioni 21,22,23)
• Organizzazione della memoria:
  • tecnologia (lezione 24)
  • gerarchia di memoria (lezione 25)
  • memoria virtuale (lezioni 26,27,28)
  • memoria cache (lezione 29)
  • struttura a bus:
    • concetti generali (lezione 30)
    • trasferimento dati (lezione 31)
    • arbitrazione (lezione 32)

Le lezioni dalla 1 alla 11 sono da intendersi propedeutiche alla parte maggiormente caratterizzante il corso compresa tra le lezioni 12 e 32.

Testi consigliati dal docente responsabile del corso:

• Giacomo Bucci, Architetture dei Calcolatori Elettronici, Mc-Graw Hill, 2001.
• J. P. Hayes, Computer architecture and organization, Mc-Graw Hill, 3a edizione, 1988.
• Paolo Montuschi, Matteo Sonza Reorda, Massimo Violante, Architettura dei calcolatori elettronici: raccolta di test di autovalutazione, edizioni CLUT.

All'indirizzo http://www.cad.polito.it/~sterpone/index_c.htm è disponibile del materiale di supporto.

Come ulteriore materiale di supporto possono essere usati:

• le dispense del corso di Calcolatori Elettronici I del vecchio ordinamento;
• il materiale disponibile sul server della Didattica del Politecnico.

Videocorso utilizzato: Calcolatori Elettronici I

• Prof. Gianni Conte, Università di Parma
• Prof. Giacomo Bucci, Università di Firenze

• [1.] I calcolatori elettronici: un poco di storia
  Gianni Conte
• [2.] Modelli e tecniche di descrizione
  Gianni Conte
• [3.] Il livello RTL: struttura
  Gianni Conte
• [4.] Il livello RTL: comportamento
  Gianni Conte
• [5.] Percorsi di dati e unità di controllo
  Gianni Conte
• [6.] Unit¿ di controllo microprogrammata
  Gianni Conte
• [7.] Moltiplicatore binario e architettura di base della CPU
  Gianni Conte
• [8.] Architettura RTL di una semplice CPU
  Gianni Conte
• [9.] Introduzione al linguaggio macchina
  Gianni Conte
• [10.] Modi di indirizzamento
  Gianni Conte
• [11.] Tecnologia delle memorie
  Gianni Conte
• [12.] Gerarchie di memoria e principio di località
  Gianni Conte
• [13.] Memoria Cache
  Gianni Conte
• [14.] Architettura X86
  Giacomo Bucci
• [15.] Architettura X86: accesso alla memoria
  Giacomo Bucci
• [16.] Architettura X86: repertorio istruzioni
  Giacomo Bucci
• [17.] Assembler X86: sintassi
  Giacomo Bucci
• [18.] Assembler X86: programmi
  Giacomo Bucci
• [19.] Sottosistema di ingresso/uscita: interfacce
  Giacomo Bucci
• [20.] Sottosistema di ingresso/uscita: interruzioni
  Giacomo Bucci
• [21.] Sottosistema di ingresso/uscita: interruzioni multiple
  Giacomo Bucci
• [22.] BUS di sistema
  Giacomo Bucci
• [23.] Processi RISC e superscalari : motivazioni
  Giacomo Bucci
• [24.] Processi RISC e superscalari : le pipeline
  Giacomo Bucci
• [25.] Processi RISC e superscalari : architetture superscalari
  Giacomo Bucci
• [26.] Processi RISC e superscalari : esecuzioni fuori ordine
  Giacomo Bucci

All'indirizzo http://www.cad.polito.it/~sterpone/index_c.htm sono disponibili alcuni temi d'esame.

Sono inoltre disponibili i seguenti temi d'esame in formato .pdf:

• Accertamento del 5 Settembre 2006 ( 14 KB)
• Accertamento del 13 Novembre 2006 ( 14 KB)
• Accertamento del 20 Marzo 2007 ( 29 KB)
• Accertamento del 29 Maggio 2007 ( 15 KB)

L'esame è costituito da una prova scritta della durata di 90 minuti, caratterizzata da una serie di domande di teoria e di esercizi pratici. Durante la prova scritta non è possibile utilizzare alcun materiale di supporto (testi, appunti, ecc.).
L'esame orale è facoltativo ed in casi particolari può essere imposto dal docente.

La registrazione dell'esame avverrà automaticamente (secondo il principio del silenzio/assenso), salvo diversa comunicazione dello studente, a partire da 15 giorni dopo la pubblicazione dell'esito della prova.