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PORTALE DELLA DIDATTICA

Digital microelectronics

01NVLOQ

A.A. 2018/19

Course Language

Italian

Course degree

Master of science-level of the Bologna process in Ingegneria Elettronica (Electronic Engineering) - Torino

Course structure
Teaching Hours
Lezioni 36
Esercitazioni in aula 3
Esercitazioni in laboratorio 21
Teachers
Teacher Status SSD h.Les h.Ex h.Lab h.Tut Years teaching
Casu Mario Roberto Professore Associato ING-INF/01 21 3 21 0 5
Teaching assistant
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Context
SSD CFU Activities Area context
ING-INF/01 6 D - A scelta dello studente A scelta dello studente
2018/19
L'insegnamento si propone di fornire le basi per la progettazione di sistemi microelettronici digitali, dal dispositivo elementare fino al blocco funzionale di media complessità, analizzando le tematiche ed i problemi delle varie fasi di progetto e sviluppo di un circuito integrato digitale e gli strumenti CAD di ausilio al progetto stesso.
The course is taught in Italian. The course goal is to provide the basic knowledge for the design of microelectronic digital systems ranging from the elementary devices to the functional blocks of average complexity. It will analyze the main issues and problems related to the different phases of the design and development of a digital integrated circuit together the main CAD tools.
• Conoscenza del comportamento del dispositivo MOS in presenza degli effetti di canale corto e di saturazione di velocità. • Capacità di derivare un modello semplificato del dispositivo in regime di commutazione a partire da simulazioni o misure. • Conoscenza delle caratteristiche statiche, dinamiche e di potenza dell’invertitore logico. Capacità di determinare tali caratteristiche a partire da modelli semplificati dei dispositivi. • Conoscenza degli strumenti di descrizione di un circuito a livello schematico e della caratteristiche degli strumenti di simulazione. Capacità di utilizzare strumenti commerciali per descrivere a simulare a livello elettrico semplici circuiti digitali. • Conoscenza dei processi di base CMOS bulk ed SOI e degli strumenti di descrizione a livello di layout. Maschere e regole di progetto. Capacità di realizzare layout di semplici circuiti, di verificarli a livello di regole di progetto e a livello di confronto con la descrizione schematica. • Conoscenza delle strutture logiche CMOS complementari, pseudo nMOS, a transmission gate e dinamiche. • Capacità di progettare il modello schematico di porte elementari e di valutare il loro ritardo a partire dalla descrizione funzionale. • Conoscenza delle metodologie elementari di dimensionamento delle porte logiche in un circuito complesso per l’ottimizzazione dei ritardi. Capacità di applicare tali metodologie per l’ottimizzazione di un singolo cammino critico di circuiti reali. • Conoscenza dei moduli di memorie elementari e delle strutture di memoria organizzate. Capacità di analizzare e simulare il comportamento di una memoria RAM statica. • Conoscenza dei passi principali del flusso di progetto dal livello di trasferimento tra registri (RTL) a maschere di fabbricazione, e della funzionalità degli strumenti CAD da esso utilizzati.
• Knowledge of the behaviour of the MOS device considering also short channel and velocity saturation effects. • Ability to derive a simplified model of the MOS device for digital applications from simulation or measurement data • Knowledge of the static, dynamic and power characteristics parameters of the logical inverter. Ability to determine them from simplified models of the devices. • Knowledge of the tools for describing logical circuits at the schematic level and of the tools for electrical simulation. • Knowledge of the basic CMOS bulk and SOI fabrication processes and of the tool for a description of a circuit at the layout level. Masks and design rules. Ability to describe simple gates at the .layout level, to verify them and to cross check them towards their schematic description. • Knowledge of complementary CMOS, pseudo nMOS, transmission gate based and dynamic logic structures. • Ability to design, from the functional description, the schematic description of simple complementary gates and to evaluate their dynamic parameters. • Knowledge of the basic methodology for sizing the gates of a complex circuit for delay optimization. Ability to apply these techniques for the optimization of a single critical path • Knowledge of elementary memory cells and of complex memory structures. Ability to analyze and simulate the behaviour of a static RAM memory. • Basic knowledge of the design flow from Register Transfer Level to design masks, and of the main EDA tools it uses.
Conoscenza dei modelli elementari per ampio segnale di transistori MOS e BJT. Capacità di utilizzarli per l’analisi di circuiti con singolo dispositivo. Conoscenza del comportamento elettrico in regime transitorio di reti RC. Conoscenza delle porte logiche elementari, dei parametri elettrici fondamentali, dell’algebra di Boole e delle metodologie di progettazione logica di base (mappe di Karnaugh, Macchine a Stati Finiti).
Knowledge of the elementary large signal models of MOS and BJT transistors, Ability to use them for analyzing circuits with a single active device. Knowledge of the transient electrical behaviour of RC networks. Knowledge of the elementary logic functions, of Boolean algebra and of basic design techniques for logic circuits (Karnaugh maps and Finite State Machines).
• Modelli di dispositivi per applicazioni digitali 4h • Processi di fabbricazione e interfacce con progetto layout e logico 4h • Invertitore logico 6h • Logica statica e dimensionamento multistadio 10h • Ottimizzazione dei ritardi 6h • Logiche a transmission gate e dinamiche 8h • Interconnessioni e packaging 6h • Latch e registri statici e dinamici 4h • Strutture di memoria ROM e RAM 4h • Strumenti CAD di sintesi, piazzamento e interconnessione 6h
• Digital transistor models 4h • Fabrication process and its interface with layout and logic design 4h • Inverter circuit 6h • Static logic and multi-stage sizing 10h • Delay optimization 6h • Transmission gate and dynamic logic 8h • Interconnect and packaging 6h • Static and dynamic latches and registers 4h • ROM and RAM structures 4h • EDA tools for synthesis, placement and routing 6h
Le esercitazioni in aula riguardano esempi di utilizzo dei concetti spiegati a lezione, e prevedono semplici esercizi da risolvere individualmente, poi discussi alla lavagna con il docente. Le esercitazioni in laboratorio (tipicamente 6 o 7) richiedono l’uso di workstation e CAD dedicato per il progetto a livello schematico e di layout di semplici blocchi di circuiti integrati in tecnologia CMOS. Le esercitazioni saranno svolte a gruppi di 3-4 persone.
Classroom exercises exemplify concepts described during lessons and include simple numerical exercises to be solved and discussed with the instructor. Labs (typically 6 or 7) require the use of workstations and EDA tools to perform simple examples of schematic design and layout of circuits using CMOS technology. They are organized in groups of 3-4 people each.
Oltre ai lucidi delle lezioni, disponibili sul Portale della Didattica il testo di riferimento del corso è " Digital Integrated Circuits" (2° edizione), di J. Rabaey. A. Chandrakasan, B. Nikolic, Prentice Hall Ed., 2003
Apart from the slides used in class, available on “Portale della Didattica”, the reference text book is “Digital Integrated Circuits” (2° edition), di J. Rabaey. A. Chandrakasan, B. Nikolic, Prentice Hall Ed., 2003
Modalità di esame: Prova scritta (in aula);
Exam: Written test;
L’esame finale comprende una prova scritta ed un orale facoltativo. Lo scritto comprende sia esercizi numerici sia domande a scelta multipla sugli argomenti principali del corso e dura 1.5-2 ore. Non e' permesso usare ne' libri ne' appunti. Il punteggio massimo e' 30. L’orale puo' essere richiesto dallo studente dopo aver esaminato la prova scritta, dura 15-20 minuti, e riguarda tutti gli argomenti trattati nelle lezioni. Il voto finale è ottenuto dalla media pesata delle valutazioni di scritto e orale. E' possibile anche ottenere punti in piu' dal laboratorio (come specificato all'inizio di ogni anno), che permettono di ottenere un voto fino a 30 e lode anche senza sostenere l'orale.
Gli studenti e le studentesse con disabilità o con Disturbi Specifici di Apprendimento (DSA), oltre alla segnalazione tramite procedura informatizzata, sono invitati a comunicare anche direttamente al/la docente titolare dell'insegnamento, con un preavviso non inferiore ad una settimana dall'avvio della sessione d'esame, gli strumenti compensativi concordati con l'Unità Special Needs, al fine di permettere al/la docente la declinazione più idonea in riferimento alla specifica tipologia di esame.
Exam: Written test;
The final exam is composed of a written and an optional oral part. The written test includes both numerical exercises and multiple choice questions, about the main topics of the course, and lasts 1.5-2 hours. Neither books nor notes can be used. The maximum score is 30. The oral can be requested by the student after seeing the graded written test, lasts for 15-20 minutes, and covers the entire course. The final grade is a weighted average of the written and oral exam results, and can be 30 e lode after a very successful oral exam.
In addition to the message sent by the online system, students with disabilities or Specific Learning Disorders (SLD) are invited to directly inform the professor in charge of the course about the special arrangements for the exam that have been agreed with the Special Needs Unit. The professor has to be informed at least one week before the beginning of the examination session in order to provide students with the most suitable arrangements for each specific type of exam.
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