The course is taught in English.

L'insegnamento presente negli orientamenti del Corso di Studio della Laurea Magistrale in Ingeneria Elettronica per i quali gli aspetti in integrazione a livello tecnologico sono fondamentali, e' obbligatorio per il Corso di Studio della Laurea Magistrale in Nanotechnologies for ICTS.
L'insegnamento collocato al I semestre del II anno approfondisce gli aspetti tecnologici relativi all'integrazione dei sistemi elettronici analizzando le opportunita' che si presentano in ambito micro e nano tecnologico.

Conoscenze e abilità che lo studente deve acquisire tramite questo insegnamento, nei termini dei primi due Descrittori di Dublino (conoscenza e capacità di comprensione, capacità di applicare conoscenza e comprensione).
Si possono anche indicare, se presenti in modo significativo, elementi che il modulo introduce relativamente agli ultimi descrittori di Dublino (3-autonomia di giudizio, 4-abilità comunicative, 5-capacità di apprendimento).

-Classificazione dei principali processi di fabbricazione CMOS in accordo con il roadmap ITRS e loro valutazione utilizzando le principali figure di merito (Ion, Ioff, tempo proprio....)

-Valutazione delle conseguenze delle principali tecniche di scaling nei processi di integrazione sia a livello di singolo dispositivo sia a livello di interconnessione fra le strutture.

-Conoscenza dei principali tecnologie per la fabbricazione di dispositivi a dimensione nanometrica: tecnologie avanzate di gate e di canale.

-Conoscenza dei processi CMOS avanzati quali SOI, Double gate.

-Conoscenza delle tecnologie di interconnesione e di packaging e valutazione delle principali problemetiche a livello elettrico quali IR drop e crosstalk.

-Capacita' di utilizzo di strumenti di simulazione relativi alla valutazione delle conseguenze a livello di dispositivo e di sistema delle scelte tecnologiche.

-Conoscenza delle principali tecnologie emergenti che si presentano come possibili candidati alla sostituzione dei processi CMOS classici.

Buona conoscenza dei processi tecnologi di base utilizzati nelle tecnologie planari quali fotolitografia, introduzione droganti, crescite epitassiali e non. Conoscenza approfondita dei sistemi MOS e del MOSFET: principali equazioni relative a dispositivi a canale lungo e corto con particolare attenzione ai problemi di conduzione in condizioni di saturazione di velocita e in condizioni di sottoglia. Modellizazione elettrica delle linee di interconnesione nei circuiti integrati.

Sintesi dei contenuti delle lezioni, con indicazioni quantitative (ore dedicati a ciascun argomento; fornire indicazioni complessive, senza il dettaglio della singola lezione).
Il campo può essere utilizzato anche per evidenziare eventuali varianti che, nel caso di insegnamenti paralleli di uguale titolo affidati a più docenti, il singolo docente intende introdurre nel proprio programma.
Argomenti trattati nelle lezioni
-Classificazione dei principali processi di fabbricazione CMOS (HP High performance,LOP Low Operating Power, LSTP Low Stand By Power)
-Scaling tecnologico analisi delle conseguenze a livello di dispositivo, di interconnesioni e a livello di sistema
-Processi di fabbricazione CMOS avanzati: strutture di gate
-Processi di fabbricazione CMOS avanzati: strutture di source/drain e di canale
-Valutazione dell'impatto delle scelte tecnologiche a livello di sistema, frequenza, consumo dinamico,
consumo statico.
-Tecniche di interconnessione: damascene, dual damascene, planarizzazione, dielettrici a basso K.
-Tecniche di packaging
-Tecnologie emergenti: fabbricazione di micro e nano wires
-Tecnologie mergenti: fabbricazione e comportamento elettrico di Molecular FET

Le esercitazioni in aula saranno dedicate alla valutazione dei principali parametri di sistema in funzione delle scelte tecnologiche attuate in fase di realizzazioe del sistema integrato: in particolare si cerchera' tramite lo svolgimento di alcuni esempi di riferimento di prevedere il comportamento a livello di sistema a partire dai parametri al livello di singolo dispositivo e di singola linea di interconnessione sia nel caso di processi CMOS sia nel caso di processi tecnologici 'emergenti'.
Sono previsti alcuni laboratori di simulazione dove verrano utilizzati strumenti di valutazione dei processi di fabbricazione quali MASTAR per modificare processi preassegnati al fine di raggiungere le specifiche di sistema.

Il testo di riferimento princiaple e il roadmap ITRS nella versione pubblicata in rete http://www.itrs.net nelle sezioni:
Process Integration Devices and Structures;
Interconnects;
Assembly;
Emerging Research Devices;
Sono disponibili i lucidi utilizzati a lezione e una serie di articoli di approfondimento relativi a ciascuno degli argomenti
trattati nell'insegnamento.

L'esame prevede:
1)lo svolgimento di un breve scritto articolato su 7 quesiti a risposta aperta max 100 parole (durata 40 minuti) che
permettera' la prosecuzione dell'esame se risulteranno sufficienti almeno 4 risposte; questa parte dell'esame
non contribuisce alla valutazione finale;
2)una prova orale della durata di circa 30 minuti sull'intero programma svolto a a lezione e a esercitazione
valutata in /30 con peso 0.6
3)presentazione e discussione di un'attivita' di ricerca e di progetto assegnata durante il corso, valutata
in /30 con peso 0.4.