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Sviluppo di un modulo di interfaccia SPMI slave per Power Management IC
Tesi esterna in azienda
Parole chiave AMBA AHB/APB, DIGITAL DESIGN, HARDWARE DESIGN, IP CORES, SPMI SLAVE, SYNTHESIS, SYSTEM POWER MANAGEMENT INTERFACE, VERILOG, VHDL
Riferimenti DANIELE JAHIER PAGLIARI
Riferimenti esterni Marco Castellano (ST Microelectronics)
Gruppi di ricerca DAUIN - GR-06 - ELECTRONIC DESIGN AUTOMATION - EDA, ELECTRONIC DESIGN AUTOMATION - EDA, GR-06 - ELECTRONIC DESIGN AUTOMATION - EDA
Tipo tesi HARDWARE, SIMULATIVA E SPERIMENTALE, SPERIMENTALE, SVILUPPO HARDWARE
Descrizione L’obiettivo dell’attività di tesi è quello di sviluppare un modulo di interfacciamento SPMI che rispetti le specifiche distribuite dal MIPI. A tale finalità, viene seguito tutto il flusso di front-end, partendo dall’analisi delle specifiche, e alla descrizione in RTL, preferibilmente in linguaggio Verilog, e finendo con l’implementazione e la sintesi.
Il protocollo SPMI è usato per applicazioni di power management, specialmente per dispositivi portatili. Le frequenze di operatività del modulo vanno fino a 26 MHz, come da protocollo. Tale interfaccia va poi a collegarsi al resto delle IP presenti nel PMIC (SoC) su un bus di comunicazione AMBA, anch’esso oggetto di studio dell’attività.
I candidati interessati possono scrivere un email a daniele.jahier@polito.it allegando il proprio CV e il transcript degli esami con i voti.
Conoscenze richieste Progettazione digitale. Linguaggio Verilog o VHDL
Note Tesi in collaborazione con un gruppo R&D di ST Microelectronics, con sede nell'area di Milano. Il lavoro può essere svolto parzialmente in remoto, ed è previsto un rimborso spese.
Scadenza validita proposta 31/01/2023
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