| KEYWORD |
Studio e sviluppo di algoritmi CAD per l'ottimizzazione dell'affidabilità dei processi fotolitografici ultra-nanometrici
Parole chiave FOTOLITOGRAFIA, VLSI
Riferimenti LUCA STERPONE
Gruppi di ricerca ELECTRONIC CAD & RELIABILITY GROUP - CAD
Tipo tesi RICERCA APPLICATA, SPERIMENTALE
Descrizione L'obiettivo della tesi è la realizzazione di metodi per la riduzione dei Single Event Latch-Up SEL(errori distruttivi
da evento singolo) in circuiti implementati con ASIC con tecnologia di 15 nanometri.
L'attività della tesi consisterà in primo luogo nell'implementazione di un metodo analitico per la valutazione
dell'affidabilità dei SEL delle singole celle della libreria nanometrica NanGate Open Cell Library fornita da NanGate.
Nella seconda fase sarà adattato un algoritmo di placement and routing già esistente per la realizzazione del layout
complessivo di circuiti in grado di ridurre i fenomeni di tipo SEL. L'attività è svolta in collaborazione con NanGate e
Microsemi aziende leader nella realizzazione di semiconduttori. Nell'ambito della tesi è inoltre prevista l'esecuzione
di un test di irraggiamento presso il ciclotrone di Louvain-la-Neuve (Belgio) in collaborazione con Microsemi ed ESA.
Conoscenze richieste Flusso di implementazione di circuiti su FPGA o ASIC: Mapping, Placement and Routing
Conoscenza di VHDL (o Verilog), C e C++
Scadenza validita proposta 15/05/2015
PROPONI LA TUA CANDIDATURA