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Studio e sviluppo di metodologie di tolleranza ai guasti per architetture TPU
Parole chiave FAULT INJECTION, FAULT TOLERANCE, FPGA, NEURAL NETWORKS, TPU
Riferimenti LUCA STERPONE
Riferimenti esterni Eleonora Vacca
Gruppi di ricerca DAUIN - GR-05 - ELECTRONIC CAD & RELIABILITY GROUP - CAD
Tipo tesi RICERCA APPLICATA
Descrizione L'attività della tesi verterà sull'analisi delle metodologie di progetto di sistemi digitali su dispositivi programmabili FPGA dedicati al Tensor Processing Unit (TPU). I TPU sono recentemente interessanti non sono in applicazioni di tipo High Performance Computing (HPC) ma anche in applicazioni automotive e aerospaziali dove sono richiesti elevati livelli di affidabilità e tolleranza ai guasti. Lo studente dovrà estendere una metodologia di iniezioni dei guasti esistente su Xilinx FPGA, verificare la robustezza di un insieme di applicazioni tipiche del settore automotive e infine sviluppare delle nuove soluzioni di mitigazione degli errori transienti.
Conoscenze richieste buona conoscenza del VHDL, conoscenze base di Python e di programmazione, interesse per il progetto di sistemi hardware embedded.
Scadenza validita proposta 24/07/2022
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