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Analisi dei problemi di interconnessione per algoritmi di intelligenza artificiale accelerati su FPGA

Parole chiave ALGORITMI PER MACHINE LEARNING, PIAZZAMENTO E INTERCONNESSIONE

Riferimenti LUCIANO LAVAGNO

Gruppi di ricerca microelettronica

Tipo tesi RICERCA

Descrizione Progettisti software e hardware usano sintesi ad alto livello per generare codice RTL da OpenCL o C.
Algoritmi complessi come le reti neurali possono causare problemi a causa del progetto fisico dell'FPGA, come epr esempio la congestione, che rallentano le frequenze di clock del circuito.
Per aiutare i progettisti, abbiamo sviluppato uno strumento di progetto che aiuta i progettisti a capire quali costrutti C++ o OpenCL causano la congestione a livello fisico.
Scopo della tesi e' sia provare questo strumento su exempi di progetto, sia di migliorarlo.

Vedi anche  https://iot.det.polito.it/acceleration-of-software-applications-via-high-level-synthesis-for-fpgas/

Conoscenze richieste Sono necessarie conoscenze di base di linux e del flusso di progetto per FPGA (Vivado o Quartus)
Sarebbe utile conoscere gli strumenti linux per il processamento di file di teso e la sintesi ad alto livello.

Note Alla fine della tesi avrete imparato:
- le strategie di implementazione di reti neurali su FPGA
- come funzionano sintesi ad alto livello, piazzamento e interconnessione su FPGA


Scadenza validita proposta 18/09/2020      PROPONI LA TUA CANDIDATURA




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